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■■■　SAMマイコンの道標(SAMD5x/SAME5x)　■■■

【機能比較（SAMD5x, E5x 100pin）　2019/4/15 追加】
100pinのD51,E51,E53,E54 (ROM256〜1MB品)について機能、特性を示します。
項目 共通 D51 E51 E53 E54
メモリ（ROM/RAM） 1MB/256KB,
512KB/192KB		 ← ← ← ←
動作電圧 1.71〜3.63V ← ← ← ←
最大CPUクロック(105℃) 120MHz ← ← ← ←
コア消費電流（FDPLL120MHz,CoreMark, 85℃） 19.7mA max. ← ← ← ←
USB (Full-Speed, HOST/DEVICE) 有り ← ← ← ←
CAN-FD − 0 2 0 2
Ethernet MAC (10/100Mbps) − 0 0 1 1
SDカード(SDHC) − 2 1 2 2
I2S, QSPI 有り ← ← ← ←
タイマ本数（汎用16bit／制御用24bit／制御用16bit) 8/2/3 ← ← ← ←
シリアル本数(UART/SPI/I2C) 8 ← ← ← ←
12bitA/Dチャネル数 28 ← ← ← ←
12bitD/Aチャネル数 2 ← ← ← ←
アナログコンパレータ本数 4 ← ← ← ←
位置検出(2相、3相) 有り ← ← ← ←
RTC 有り ← ← ← ←
外部割込み本数（マスカブル/NMI） 16 / 1 ← ← ← ←
カスタムロジック機能（LUT数） 4 ← ← ← ←
　
【端子比較（SAMD5x, E5x 100pin）　2019/4/15 追加】
100pinのD51,E51,E53,E54 (ROM256〜1MB品)についてピン機能を示します。
端子機能略号
　E.m　　　EXTINT[m]　外部割込み
　An.m　　ADCn/AIN[m]　AD用アナログ入力
　Sn.m　　SERCOMn/PAD[m]　シリアルＩ／Ｆ（Ｉ２Ｃ不可）
　Sn+m　 SERCOMn/PAD[m]　Ｉ２Ｃ可能シリアルＩ／Ｆ
　Tn.m　　TCCn/WO[m]　　　　制御用途向きタイマ
　Un.m　　TCn/WO[m]　　　　　基本タイマ
　C.m　　 AC/CMP[m]　　　　　アナログコンパレータ出力
　Ci.m　　AC/AIN[m]　　　　　　アナログコンパレータ入力
　G.m　　 GCLK_IO[m]　　　　　汎用クロック入出力
　その他　PDEC関係はD.x, QSPI関係はQ.x, SDHCn/SDxxxはHnxxx, PCC関係はK.x, I2S/xxxはIxxx, GMAC/GxxxはGxxx

区分 ピン番号 端子名 電源系 端子機能（D51〜E54共通） D51 E51 E53 E54
電源 39,51,63,
77,92		 VDDIO VDDIO デジタルIO用電源
91 VSW − コア用電源出力。コイル接続(LDOモード時は不要)。
89 VDDCORE − コア用電源出力。コンデンサ接続。
25,30 VDDIOB VDDIOB デジタルIO(2nd)用電源。VDDIOと同電位以下にすること。
24,31,38,
50,62,76,
90		 GND − グランド[デジタルIO用およびコア電源用]
12 VDDANA VDDANA アナログ用電源。VDDIOと同電位にすること。
11 GNDANA − グランド[アナログ用]
デバッガ
接続用		 88 RESETN VDDIO リセット入力［アクティブ"L"］
93 PA30 VDDIO SWCLK/E.14/S7.2/S1.2/U6.0/T2.0/G.0
94 PA31 VDDIO SWDIO/E.15/S7.3/S1.3/U6.1/T2.1
(95/85) (PB30
/PC27)		 VDDIO SWO。接続は必須ではない。必要ならPB30またはPC27を接続。
クロック
発振可		 1 PA00 VSWOUT*1 XIN32/E.0/S1.0/U2.0
2 PA01 VSWOUT*1 XOUT32/E.1/S1.1/U2.1
48 PA14 VDDIO XIN0/E.14/S2.2/S4.2/U3.0/T2.0/T1.2/K.C/G.0 GTXCK GTXCK
49 PA15 VDDIO XOUT0/E.15/S2.3/S4.3/U3.1/T2.1/T1.3/G.1 GRXER GRXER
78 PB22 VDDIO XIN1/E.6/S1.2/S5.2/U7.0/D.2/USB_SOF/G.0
79 PB23 VDDIO XOUT1/E.7/S1.3/S5.3/U7.1/D.0/G.1
アナログ
電源系
ポート
(バック
アップ可)		 97 PB00 VSWOUT*1 E.0/A0.12/S5.2/U7.0
98 PB01 VSWOUT*1 OUT0/E.1/A0.13/S5.3/U7.1
99 PB02 VSWOUT*1 OUT1/E.2/A0.14/S5.0/U6.0/T2.2
100 PB03 VSWOUT*1 BAT/E.3/A0.15/S5.1/U6.1
3 PC00 VSWOUT*1 E.0/A1.10
4 PC01 VSWOUT*1 E.1/A1.11
アナログ
電源系
ポート		 5 PC02 VDDANA E.2/A1.4
6 PC03 VDDANA E.3/A1.5
7 PA02 VDDANA E.2/A0.0/Vout.0
8 PA03 VDDANA E.3/A0.1/VrefA
9 PB04 VDDANA E.4/A1.6
10 PB05 VDDANA E.5/A1.7
13 PB06 VDDANA E.6/A1.8
14 PB07 VDDANA E.7/A1.9
15 PB08 VDDANA E.8/A0.2/A1.0/S4.0/U4.0
16 PB09 VDDANA E.9/A0.3/A1.1/S4.1/U4.1
17 PA04 VDDANA E.4/A0.4/VrefB/S0.0/U0.0/Ci.0
18 PA05 VDDANA E.5/A0.5/Vout.1/S0.1/U0.1/Ci.1
19 PA06 VDDANA E.6/A0.6/VrefC/S0.2/U1.0/H0CD/Ci.2
20 PA07 VDDANA E.7/A0.7/S0.3/U1.1/H0WP/Ci.3
VDDIOB
系ポート		 21 PC05 VDDIOB E.5/S6.1
22 PC06 VDDIOB E.6/S6.2/H0CD
23 PC07 VDDIOB E.9/S6.3/H0WP
26 PA08 VDDIOB NMI/A0.8/A1.2/S0+0/S2+1/U0.0/T0.0/T1.4/Q.0/H0CMD/IMCK.0
27 PA09 VDDIOB E.9/A0.9/A1.3/S0+1/S2+0/U0.1/T0.1/T1.5/Q.1/H0D.0/IFS.0
28 PA10 VDDIOB E.10/A0.10/S0.2/S2.2/U1.0/T0.2/T1.6/Q.2/H0D.1/ISCK.0/G.4
29 PA11 VDDIOB E.11/A0.11/S0.3/S2.3/U1.1/T0.3/T1.7/Q.3/H0D.2/ISDO/G.5
32 PB10 VDDIOB*2 E.10/S4.2/U5.0/T0.4/T1.0/Q.S/H0D.3/ISDI/G.4
33 PB11 VDDIOB*2 E.11/S4.3/U5.1/T0.5/T1.1/Q.C/H0CK/IFS.1/G.5
VDDIO
系ポート		 34 PB12 VDDIO E.12/S4.0/U4.0/T3.0/T0.0/H0CD/ISCK.1/G.6 CAN1.tx CAN1.tx
35 PB13 VDDIO E.13/S4.1/U4.1/T3.1/T0.1/H0WP/IMCK.1/G.7 CAN1.rx CAN1.rx
36 PB14 VDDIO E.14/S4.2/U5.0/T4.0/T0.2/K.8/G.0 CAN1.tx
GMDC		 CAN1.tx
GMDC
37 PB15 VDDIO E.15/S4.3/U5.1/T4.1/T0.3/K.9/G.1 CAN1.rx
GMDIO		 CAN1.rx
GMDIO
40 PC10 VDDIO E.10/S6.2/S7.2/T0.0/T1.4
41 PC11 VDDIO E.11/S6.3/S7.3/T0.1/T1.5 GMDC GMDC
42 PC12 VDDIO E.12/S7.0/S6.1/T0.2/T1.6/K.10 GMDIO GMDIO
43 PC13 VDDIO E.13/S7.1/S6.0/T0.3/T1.7/K.11
44 PC14 VDDIO E.14/S7.2/S6.2/T0.4/T1.0/K.12 GRX.3 GRX.3
45 PC15 VDDIO E.15/S7.3/S6.3/T0.5/T1.1/K.13 GRX.2 GRX.2
46 PA12 VDDIO E.12/S2+0/S4+1/U2.0/T0.6/T1.2/H0CD/K.E1/C.0 GRX.1 GRX.1
47 PA13 VDDIO E.13/S2+1/S4+0/U2.1/T0.7/T1.3/H0WP/K.E2/C.1 GRX.0 GRX.0
52 PA16 VDDIO E.0/S1+0/S3+1/U2.0/T0.4/T1.0/K.0/G.2 GCRS GCRS
53 PA17 VDDIO E.1/S1+1/S3+0/U2.1/T0.5/T1.1/K.1/G.3 GTXEN GTXEN
54 PA18 VDDIO E.2/S1.2/S3.2/U3.0/T0.6/T1.2/K.2/C.0 GTX.0 GTX.0
55 PA19 VDDIO E.3/S1.3/S3.3/U3.1/T0.7/T1.3/K.3/C.1 GTX.1 GTX.1
56 PC16 VDDIO E.0/S6.0/S0.1/T0.0/D.0 GTX.2 GTX.2
57 PC17 VDDIO E.1/S6.1/S0.0/T0.1/D.1 GTX.3 GTX.3
58 PC18 VDDIO E.2/S6.2/S0.2/T0.2/D.2 GRXCK GRXCK
59 PC19 VDDIO E.3/S6.3/S0.3/T0.3 GTXER GTXER
60 PC20 VDDIO E.4/T0.4 H1CD H1CD
GRXDV		 H1CD
GRXDV
61 PC21 VDDIO E.5/T0.5 H1WP H1WP
GCOL		 H1WP
GCOL
64 PB16 VDDIO E.0/S5.0/U6.0/T3.0/T0.4/ISCK.0/G.2 H1CD H1CD H1CD
65 PB17 VDDIO E.1/S5.1/U6.1/T3.1/T0.5/IMCK.0/G.3 H1WP H1WP H1WP
66 PB18 VDDIO E.2/S5.2/S7.2/T1.0/D.0/G.4 H1D.0 H1D.0 H1D.0
67 PB19 VDDIO E.3/S5.3/S7.3/T1.1/D.1/G.5 H1D.1 H1D.1 H1D.1
68 PB20 VDDIO E.4/S3.0/S7.1/T1.2/D.2/G.6 H1D.2 H1D.2 H1D.2
69 PB21 VDDIO E.5/S3.1/S7.0/T1.3/G.7 H1D.3 H1D.3 H1D.3
70 PA20 VDDIO E.4/S5.2/S3.2/U7.0/T1.4/T0.0/IFS.0/K.4 H1CMD H1CMD
GMDC		 H1CMD
GMDC
71 PA21 VDDIO E.5/S5.3/S3.3/U7.1/T1.5/T0.1/ISDO/K.5 H1CK H1CK
GMDIO		 H1CK
GMDIO
72 PA22 VDDIO E.6/S3+0/S5+1/U4.0/T1.6/T0.2/ISDI/K.6 CAN0.tx CAN0.tx
73 PA23 VDDIO E.7/S3+1/S5+0/U4.1/T1.7/T0.3/USB_SOF/IFS.1/K.7 CAN0.rx CAN0.rx
74 PA24 VDDIO E.8/S3.2/S5.2/U5.0/T2.2/D.0/USB_DM CAN0.tx CAN0.tx
75 PA25 VDDIO E.9/S3.3/S5.3/U5.1/D.1/USB_DP CAN0.rx CAN0.rx
80 PB24 VDDIO E.8/S0.0/S2.1/D.1/C.0
81 PB25 VDDIO E.9/S0.1/S2.0/D.2/C.1
82 PC24 VDDIO E.8/S0.2/S2.2/TRACEDATA.3
83 PC25 VDDIO E.9/S0.3/S2.3/TRACEDATA.2
84 PC26 VDDIO E.10/TRACEDATA.1
85 PC27 VDDIO E.11/S1.0/TRACECLK/SWO
86 PC28 VDDIO E.12/S1.1/TRACEDATA.0
87 PA27 VDDIO E.11/G.1
95 PB30 VDDIO E.14/S7.0/S5.1/U0.0/T4.0/T0.6/SWO
96 PB31 VDDIO E.15/S7.1/S5.0/U0.1/T4.1/T0.7
*1：VDDANAとバックアップ電源(PB03/BAT)をスイッチングして生成した内部電源
*2：データシートC版では、VDDIOBとVDDIOの両方に記載があるが、QSPI信号の組み合わせからVDDIOBと判断
　
【端子一覧（SAMD5x, E5x 48-128pin）　2020/10/14 更新】
SAMD5x/SAME5xの端子配置を以下に示します。タッチ関係とカスタムロジック関係の機能は省略しています。
端子機能略号
　E.m　　　EXTINT[m]　外部割込み
　An.m　　ADCn/AIN[m]　AD用アナログ入力
　Sn.m　　SERCOMn/PAD[m]　シリアルＩ／Ｆ（Ｉ２Ｃ不可）
　Sn+m　 SERCOMn/PAD[m]　Ｉ２Ｃ可能シリアルＩ／Ｆ
　Tn.m　　TCCn/WO[m]　　　　制御用途向きタイマ
　Un.m　　TCn/WO[m]　　　　　基本タイマ
　C.m　　 AC/CMP[m]　　　　　アナログコンパレータ出力
　Ci.m　　AC/AIN[m]　　　　　　アナログコンパレータ入力
　G.m　　 GCLK_IO[m]　　　　　汎用クロック入出力
　他　PDEC関係はD.x, QSPI関係はQ.x, SDHCn/SDxxxはHn.xxx, PCC関係はK.x, I2S/xxxはI.xxx, GMAC/GxxxはGxxx、
　　　VDDIOB$は48pinではVDDIO、VSWOUTはVDDANAとバックアップ電源(PB03/BAT)をスイッチングして生成した内部電源、
　　　その他欄の*印はHigh Sinkピン、#印は32k発振時に固定するのが望ましい端子(#Hは100pin以上、#Lは64pin以下)。また%印の端子はバックアップ端子であり、通常の出力ポートには適して無いです(出力電流が10μA以下)。
　　　同じn番号のSERCOMn/PAD[m]やタイマn/WO[m]は基本的に近隣するもの同士しか組み合わせ出来ないです(下表の同じ色どうしが組み合わせ可能。ただし同じ色の中に同じPAD[m]がある場合は、PAD[0]と[1]は隣接端子と組み合わせ、PAD[2]と[3]も隣接端子とだけ組み合わせ出来る)。タイマは隣接するものが組み合わせられない箇所が結構あるので注意します。
48
pin		 64
pin		 100
pin		 120
pin		 128
pin		 端子名 IO電源系 A:EIC B:A0 B:A1 B:Ci B:他 C:S D:S E:U F:T G:T,D H:Q,CAN,
USB		 I:H,CAN J:I2S K:PCC L:GMAC M:G,Co その他
48 64 100 B2 128 PB03 VSWOUT E.3 A0.15 S5.1 U6.1 %,#
1 1 1 A1 1 PA00 VSWOUT E.0 S1.0 U2.0 %,XIN32
2 2 2 B1 2 PA01 VSWOUT E.1 S1.1 U2.1 %,XOUT32
3 C1 3 PC00 VSWOUT E.0 A1.10 %,#H
4 C2 4 PC01 VSWOUT E.1 A1.11 %,#H
D2 5 GND
G6 6 VDDANA
5 D1 7 PC02 VDDANA E.2 A1.4
6 E2 8 PC03 VDDANA E.3 A1.5
3 3 7 E1 9 PA02 VDDANA E.2 A0.0 VOUT.0 #L
4 4 8 F2 10 PA03 VDDANA E.3 A0.1 VREFA #L
5 9 F1 11 PB04 VDDANA E.4 A1.6
6 10 G1 12 PB05 VDDANA E.5 A1.7
G2 13 PD00 VDDANA E.0 A1.14
5 7 11 H6 14 GNDANA
6 8 12 M2 15 VDDANA
H1 16 PD01 VDDANA E.1 A1.15
9 13 H2 17 PB06 VDDANA E.6 A1.8
10 14 J1 18 PB07 VDDANA E.7 A1.9
7 11 15 J2 19 PB08 VDDANA E.8 A0.2 A1.0 S4.0 U4.0
8 12 16 K1 20 PB09 VDDANA E.9 A0.3 A1.1 S4.1 U4.1
9 13 17 K2 21 PA04 VDDANA E.4 A0.4 Ci.0 VREFB S0.0 U0.0
10 14 18 L1 22 PA05 VDDANA E.5 A0.5 Ci.1 VOUT.1 S0.1 U0.1
11 15 19 L2 23 PA06 VDDANA E.6 A0.6 Ci.2 VREFC S0.2 U1.0 H0.CD
12 16 20 M1 24 PA07 VDDANA E.7 A0.7 Ci.3 S0.3 U1.1 H0.WP
25 GNDANA
26 VDDANA
N1 27 PC04 VDDIOB E.4 S6.0 T0.0?
21 N2 28 PC05 VDDIOB E.5 S6.1
22 P1 29 PC06 VDDIOB E.6 S6.2 H0.CD
23 P2 30 PC07 VDDIOB E.9 S6.3 H0.WP
24 J6 31 GND
25 K6 32 VDDIOB
13 17 26 R1 33 PA08 VDDIOB$ NMI A0.8 A1.2 S0+0 S2+1 U0.0 T0.0 T1.4 Q.DAT0 H0.CMD I.MCK0 *
14 18 27 P3 34 PA09 VDDIOB$ E.9 A0.9 A1.3 S0+1 S2+0 U0.1 T0.1 T1.5 Q.DAT1 H0.DAT0 I.FS0 *
15 19 28 R2 35 PA10 VDDIOB$ E.10 A0.10 S0.2 S2.2 U1.0 T0.2 T1.6 Q.DAT2 H0.DAT1 I.SCK0 G.4
16 20 29 P4 36 PA11 VDDIOB$ E.11 A0.11 S0.3 S2.3 U1.1 T0.3 T1.7 Q.DAT3 H0.DAT2 I.SDO G.5
17 21 30 K7 37 VDDIOB$
18 22 31 K8 38 GND
19 23 32 R3 39 PB10 VDDIOB$ E.10 S4.2 U5.0 T0.4 T1.0 Q.SCK H0.DAT3 I.SDI G.4
20 24 33 P5 40 PB11 VDDIOB$ E.11 S4.3 U5.1 T0.5 T1.1 Q.CS H0.CK I.FS1 G.5
25 34 R4 41 PB12 VDDIO E.12 S4.0 U4.0 T3.0 T0.0 CAN1/TX H0.CD I.SCK1 G.6
26 35 P6 42 PB13 VDDIO E.13 S4.1 U4.1 T3.1 T0.1 CAN1/RX H0.WP I.MCK1 G.7
27 36 R5 43 PB14 VDDIO E.14 S4.2 U5.0 T4.0 T0.2 CAN1/TX K.DAT8 GMDC G.0
28 37 P7 44 PB15 VDDIO E.15 S4.3 U5.1 T4.1 T0.3 CAN1/RX K.DAT9 GMDIO G.1
38 K9 45 GND
39 K10 46 VDDIO
R6 47 PD08 VDDIO E.3 S7+0 S6+1 T0.1 *
P8 48 PD09 VDDIO E.4 S7+1 S6+0 T0.2 *
R7 49 PD10 VDDIO E.5 S7.2 S6.2 T0.3
P9 50 PD11 VDDIO E.6 S7.3 S6.3 T0.4
R8 51 PD12 VDDIO E.7 T0.5
40 P10 52 PC10 VDDIO E.10 S6.2 S7.2 T0.0 T1.4
53 GND
54 VDDIO
41 R9 55 PC11 VDDIO E.11 S6.3 S7.3 T0.1 T1.5 GMDC
42 R10 56 PC12 VDDIO E.12 S7.0 S6.1 T0.2 T1.6 K.DAT10 GMDIO
43 P11 57 PC13 VDDIO E.13 S7.1 S6.0 T0.3 T1.7 K.DAT11
44 R11 58 PC14 VDDIO E.14 S7.2 S6.2 T0.4 T1.0 K.DAT12 GRX3
45 P12 59 PC15 VDDIO E.15 S7.3 S6.3 T0.5 T1.1 K.DAT13 GRX2
21 29 46 R12 60 PA12 VDDIO E.12 S2+0 S4+1 U2.0 T0.6 T1.2 H0.CD K.DEN1 GRX1 Co.0 *
22 30 47 P13 61 PA13 VDDIO E.13 S2+1 S4+0 U2.1 T0.7 T1.3 H0.WP K.DEN2 GRX0 Co.1 *
23 31 48 R13 62 PA14 VDDIO E.14 S2.2 S4.2 U3.0 T2.0 T1.2 K.CLK GTXCK G.0 XIN0
24 32 49 R14 63 PA15 VDDIO E.15 S2.3 S4.3 U3.1 T2.1 T1.3 GRXER G.1 XOUT0
33 50 J10 64 GND
34 51 H10 65 VDDIO
25 35 52 R15 66 PA16 VDDIO E.0 S1+0 S3+1 U2.0 T1.0 T0.4 K.DAT0 GCRS注 G.2 *
26 36 53 P14 67 PA17 VDDIO E.1 S1+1 S3+0 U2.1 T1.1 T0.5 K.DAT1 GTXEN G.3 *
27 37 54 P15 68 PA18 VDDIO E.2 S1.2 S3.2 U3.0 T1.2 T0.6 K.DAT2 GTX0 Co.0
28 38 55 N14 69 PA19 VDDIO E.3 S1.3 S3.3 U3.1 T1.3 T0.7 K.DAT3 GTX1 Co.1
56 N15 70 PC16 VDDIO E.0 S6.0 S0.1 T0.0 D.0 GTX2
57 M14 71 PC17 VDDIO E.1 S6.1 S0.0 T0.1 D.1 GTX3
58 M15 72 PC18 VDDIO E.2 S6.2 S0.2 T0.2 D.2 GRXCK
59 L14 73 PC19 VDDIO E.3 S6.3 S0.3 T0.3 GTXER
60 L15 74 PC20 VDDIO E.4 T0.4 H1.CD GRXDV
61 K14 75 PC21 VDDIO E.5 T0.5 H1.WP GCOL
K15 76 PC22 VDDIO E.6 S1.0 S3.1 T0.6 GMDC
J14 77 PC23 VDDIO E.7 S1.1 S3.0 T0.7 GMDIO
62 G10 78 GND
63 F10 79 VDDIO
J15 80 PD20 VDDIO E.10 S1.2 S3.2 T1.0 H1.CD
H14 81 PD21 VDDIO E.11 S1.3 S3.3 T1.1 H1.WP
39 64 H15 82 PB16 VDDIO E.0 S5.0 U6.0 T3.0 T0.4 H1.CD I.SCK0 G.2
40 65 G15 83 PB17 VDDIO E.1 S5.1 U6.1 T3.1 T0.5 H1.WP I.MCK0 G.3
66 G14 84 PB18 VDDIO E.2 S5.2 S7.2 T1.0 D.0 H1.DAT0 G.4
67 F15 85 PB19 VDDIO E.3 S5.3 S7.3 T1.1 D.1 H1.DAT1 G.5
68 F14 86 PB20 VDDIO E.4 S3.0 S7.1 T1.2 D.2 H1.DAT2 G.6
69 E15 87 PB21 VDDIO E.5 S3.1 S7.0 T1.3 H1.DAT3 G.7
29 41 70 E14 88 PA20 VDDIO E.4 S5.2 S3.2 U7.0 T1.4 T0.0 H1.CMD I.FS0 K.DAT4 GMDC
30 42 71 D15 89 PA21 VDDIO E.5 S5.3 S3.3 U7.1 T1.5 T0.1 H1.CK I.SDO K.DAT5 GMDIO
90 GND
91 VDDIO
31 43 72 D14 92 PA22 VDDIO E.6 S3+0 S5+1 U4.0 T1.6 T0.2 CAN0/TX I.SDI K.DAT6 *
32 44 73 C14 93 PA23 VDDIO E.7 S3+1 S5+0 U4.1 T1.7 T0.3 USB/SOF CAN0/RX I.FS1 K.DAT7 *
33 45 74 C15 94 PA24 VDDIO E.8 S3.2 S5.2 U5.0 T2.2 D.0 USB/DM CAN0/TX
34 46 75 B15 95 PA25 VDDIO E.9 S3.3 S5.3 U5.1 D.1 USB/DP CAN0/RX
35 47 76 F9 96 GND
36 48 77 F8 97 VDDIO
37 49 78 A15 98 PB22 VDDIO E.6 S1.2 S5.2 U7.0 D.2 USB/SOF G.0 XIN1
38 50 79 A14 99 PB23 VDDIO E.7 S1.3 S5.3 U7.1 D.0 G.1 XOUT1
80 B14 100 PB24 VDDIO E.8 S0.0 S2.1 D.1 Co.0
81 B13 101 PB25 VDDIO E.9 S0.1 S2.0 D.2 Co.1
A13 102 PB26 VDDIO E.12 S2.0 S4.1 T1.2
B12 103 PB27 VDDIO E.13 S2.1 S4.0 T1.3
A12 104 PB28 VDDIO E.14 S2.2 S4.2 T1.4 I.SCK1
B11 105 PB29 VDDIO E.15 S2.3 S4.3 T1.5 I.MCK1
106 GND
107 VDDIO
82 A11 108 PC24 VDDIO E.8 S0.2 S2.2
83 B10 109 PC25 VDDIO E.9 S0.3 S2.3
84 A10 110 PC26 VDDIO E.10
85 A9 111 PC27 VDDIO E.11 S1.0
86 B9 112 PC28 VDDIO E.12 S1.1
39 51 87 B8 113 PA27 VDDIO E.11 G.1
40 52 88 A8 114 RESET_N VDDIO?
41 53 89 A7 115 VDDCORE
42 54 90 F6 116 GND
43 55 91 A6 117 VSW
44 56 92 F7 118 VDDIO
45 57 93 B7 119 PA30 VDDIO E.14 S7.2 S1.2 U6.0 T2.0 G.0 SWCLK
46 58 94 B6 120 PA31 VDDIO E.15 S7.3 S1.3 U6.1 T2.1 SWDIO
59 95 A5 121 PB30 VDDIO E.14 S7.0 S5.1 U0.0 T4.0 T0.6 SWO
60 96 B5 122 PB31 VDDIO E.15 S7.1 S5.0 U0.1 T4.1 T0.7
A4 123 PC30 VDDIO E.14 A1.12
B4 124 PC31 VDDIO E.15 A1.13
61 97 A3 125 PB00 VSWOUT E.0 A0.12 S5.2 U7.0 %,#
62 98 B3 126 PB01 VSWOUT E.1 A0.13 S5.3 U7.1 %,#
47 63 99 A2 127 PB02 VSWOUT E.2 A0.14 S5.0 U6.0 T2.2 %,#
注: 64pinはGRXDVになります。
　
【32k発振端子に注意(SAMD5x, E5x)　2019/4/15 追加】
SAMD5x,E5xの32k発振端子(PA00,PA01)に水晶を接続する場合、少なくともPA01隣接端子(100pinならPC00端子)はレベル固定とします。さらにジッターを極力少なくするには、近辺の端子も固定とします。
パッケージ レベル固定必須端子 レベル固定推奨端子
100〜128pin PC00 PB00, PB01, PB02, PB03, PC01
64pin PA02* PB00, PB01, PB02, PB03, PA03
48pin PA02* PB02, PB03, PA03
　*：推奨レベルかもしれないが念のため
　
【発振回路(SAMD5x, E5x)　2020/10/25　更新】
　SAMD5x/SAME5xには、高速発振器３種類(5個)、低速発振器３種類を搭載しています。32k発振端子に関しては上述も参照してください。
名称 用途 出力周波数 精度 消費電流[μA]　(typ.は25℃時, max.は85℃時)
DFLL48M 内部高速発振 48MHz open loop時：±1.7%(0〜60℃), -4.6%〜2.7%(-40〜85℃)
closed loop時はリファレンス周波数に依存		 404typ., 854max.
DPLL0/1 逓倍発振(入力32k〜3.2MHz) 96〜200MHz 入力に依存 900typ. 1300max.(96MHz), 2000typ. 2300max.(200MHz)
XOSC0/1 外部水晶発振(高速) 8〜48MHz 外部発振子に依存 660max.(8MHz), 810max.(16MHz), 1090max.(16MHz), 1460max.(48MHz)。いずれもALC=ON時
OSCULP32K 内部超低電力発振 32.768kHz キャリブレーション無し時：-17%〜15%(-40〜85℃) データシートF版にも記載無し
XOSC32K 外部水晶発振(低速) 32.768kHz 外部発振子に依存 1.5typ., 2max.(通常ゲイン/ESR=58kΩmax.), 1.9typ., 3max.(高ゲイン/ESR90kΩmax.)

■DFLL48Mは、リセット解除後に自動的に発振し、クロック生成器0を経由してCPUへクロック供給します。

■XOSCnの消費電流を下げるにはALC(自動レベル制御)をONにします。ただし発振子がオーバートーン発振を起こさないよう確認が必要です。

■DPLLn(FDPLL200M)の逓倍率は、1/32単位で指定できます。整数部をLDR、分数部をLDRFRACとすると、
　　　発振周波数 = 入力周波数 x (LDR + 1 + LDRFRAC/32)　　　[ただし発振範囲は、96〜200MHz], [XOSC入力時は分周設定で3.2MHz以下にする]
となります。入力32.768kHzの場合、96MHz発振なら理論誤差0で逓倍できます(LDR = 2928, LDRFRAC = 22)。
リファレンス入力として、デフォルトのXOSC32K以外にXOSC0, XOSC1あるいはGCLKを選択できます。
　（2020/10/25 追記）実際にSAME54-XPRO評価ボードで試してみたところ、入力32.768kHzで出力96MHzおよび120MHzはロックが頻繁に外れて安定に出力しませんでした。おそらくOSCCTRL.DPLLCTRLBレジスタの中のフィルターパラメータ（DCOFILTERおよびFILTER）やロックタイム（LTIME）を調整する必要があると思いますが、数種類試した範囲ではダメでした。入力2MHzおよび3MHz（原発振12MHz分周）の場合はデフォルトパラメータで安定しました。
　
【クロック生成 GCLK(SAMD5x, E5x)　2020/10/25 更新】
　発振回路等→クロック生成器→各種周辺回路、および周辺回路アクセス用のバス・クロックの順でクロックを供給します（一部除く）。
　SAMD5x/SAME5xにはクロック生成器が１２個あり、生成器0のみリセット後も動作します。他の生成器はリセットで停止します。
クロック・ソース選択 クロック生成器分周設定  クロック供給先（代表例）（詳細後述）
設定値 ソース名称 生成器番号 分周範囲 (補足2参照) リセット時  選択可能生成器 対象ブロック
0 XOSC0 0 1/1〜1/n〜1/255,
1/2〜1/(2n+1)〜1/512
注意：速度を落としすぎると
デバッガが二度と反応しなく
なるかも？		 DFLL,
1/1, 動作		 生成器0のみ CPU、バス等（MCLK：メインクロック・コントローラ）
1 XOSC1 1 1/1〜1/n〜1/65535,
1/2〜1/(2n+1)〜1/131072		  停止 生成器0〜8 周辺回路ch0：DFLL48Mへのソースクロック
2 クロック入力端子
（ポート）		 2 1/1〜1/n〜1/255,
1/2〜1/(2n+1)〜1/512		  停止 　　　： (同上) 　　：
3 クロック生成器1
の出力		 3 ↑  停止 生成器0〜8 周辺回路ch19：SERCOM0（シリアル・コミュニケーションI/F 0)
4 OSCULP32K 4 ↑  停止 生成器0〜8 周辺回路ch20：SERCOM1（シリアル・コミュニケーションI/F 1)
5 XOSC32K 5 ↑  停止 　　　： (同上) 　　：
6 DFLL 6 ↑  停止 生成器0〜8 周辺回路ch30：TC0, TC1（基本タイマ）
7 DPLL0 7 ↑  停止 　　　： (同上) 　　：
8 DPLL1 8 ↑  停止
9〜 予約 9〜11 ↑  停止 無し(32k系発振回路直接) RTC, WDT(Watchdog Timer), EIC(External Interrupt Cont.)

注意1：CPUから周辺回路をアクセスするためのバスクロックの供給／停止の選択はMCLKにおいて行います（対象周辺回路ごと）。詳細後述。
注意2：CPUから周辺回路のレジスタをアクセスする場合に同期化処理が必要になる場合があります(詳細後述)
補足1：MCLK(メイン・クロック・コントローラ)内で、さらに1/1〜1/128分周が可能です。
補足2：分周範囲はGENCTRLn.DIVSELの設定により1/nか1/(2n+1)が選択可能です。生成器0の出力を下げすぎるとデバッガが反応しなくなるかもしれません。SAMD5x/SAME5xは未確認ですが、SAMC21で生成器0を4MHz/512=7.8kHzに設定したらデバッガが反応しなくなりました（PICkit4, Snapとも）。

■パス・クロック供給　2020/10/25 APBB．USBの対象名修正
　CPUから周辺回路をアクセスするには、メインクロック･コントローラ(MCLK)のレジスタ設定が必要です。ただし一部の周辺回路はデフォルトでイネーブルになっています（下表＊印）。
　なお下表のAxx.yyは実際には、MCLK->AxxMASK.bit.yyとコーディングします。　
bit 対象 bit 対象 bit 対象
AHB.HPB0 *周辺バス・ブリッジA APBA.MCLK *メインクロック制御
AHB.HPB1 *周辺バス・ブリッジB APBA.RSTC *リセット制御
AHB.HPB2 *周辺バス・ブリッジC APBA.OSCCTRL *高速発振器制御 APBC.GMAC *Ethernet制御
AHB.HPB3 *周辺バス・ブリッジD APBA.OSC32KCTRL *低速発振器制御 APBC.TCC2 制御向きタイマ2
AHB.DSU *デバイス･サービス・ユニット APBA.SUPC *電源供給制御 APBC.TCC3 制御向きタイマ3
AHB.NVMCTRL *フラッシュ制御 APBA.GCLK *クロック生成 APBC.TC4 *汎用タイマ4
AHB.CMCC *キャッシュ制御 APBA.WDT *ウォッチドッグ APBC.TC5 汎用タイマ5
AHB.DMAC *DMAC APBA.RTC *時計 APBC.PDEC 位置デコーダ
AHB.USB *USB APBA.EIC *外部割込制御 APBC.AC コンパレータ
AHB.PAC *周辺アクセス保護 APBA.FREQM 周波数計 APBC.AES セキュリティ
AHB.QSPI *QSPI APBA.SERCOM0 シリアル通信0 APBC.TRNG 乱数生成
AHB.GMAC *Ethernet制御 APBA.SERCOM1 シリアル通信1 APBC.ICM ハッシュ・モニタ
AHB.SDHC0 *SDカード制御0 APBA.TC0 汎用タイマ0 APBC.QSPI *QSPI
AHB.SDHC1 *SDカード制御1 APBA.TC1 汎用タイマ1 APBC.CCL カスタム・ロジック
AHB.CAN0 *CAN0
AHB.CAN1 *CAN1 APBB.USB USB APBD.SERCOM4 シリアル通信4
AHB.ICM *ハッシュ・モニタ APBB.DSU *デバイス･サービス・ユニット APBD.SERCOM5 シリアル通信5
AHB.PUKCC *公開キー生成 APBB.NVMCTRL *フラッシュ制御 APBD.SERCOM6 シリアル通信6
AHB.QSPI_2X *QSPI APBB.PORT *ポート APBD.SERCOM7 シリアル通信7
AHB.NVMCTRL_SMEEPROM *フラッシュ制御 APBB.EVSYS イベント制御 APBD.TCC4 制御向きタイマ4
AHB.NVMCTRL_CACHE *フラッシュ制御 APBB.SERCOM2 シリアル通信2 APBD.TC6 汎用タイマ6
APBB.SERCOM3 シリアル通信3 APBD.TC7 汎用タイマ7
APBB.TCC0 制御向きタイマ0 APBD.ADC0 AD変換0
APBB.TCC1 制御向きタイマ1 APBD.ADC1 AD変換1
APBB.TC2 汎用タイマ2 APBD.DAC DA変換
APBA.PAC *周辺アクセス保護 APBB.TC3 汎用タイマ3 APBD.I2S I2S
APBA.PM *パワー管理 APBB.RAMECC *RAMエラー訂正 APBD.PCC パラレル転送

■クロック供給先一覧
　GCLK->PCHCTRL[周辺ch番号].bit.GEN　に供給元の生成器番号を設定し、
　GCLK->PCHCTRL[周辺ch番号].bit.ENABLE を1にすれば供給します。
ch番号(定義名) 供給先 ch番号(定義名) 供給先 ch番号(定義名) 供給先
0 DFLL48Mリファレンス入力 16 イベント・チャネル5 32 コンパレータ
1 DPLL0リファレンス入力 17 イベント・チャネル6 33 カスタム･ロジック
2 DPLL1リファレンス入力 18 イベント・チャネル7 34 シリアル通信4(コア)
3 各種低速用(*) 19 イベント・チャネル8 35 シリアル通信5(コア)
4 外部割込制御 20 イベント・チャネル9 36 シリアル通信6(コア)
5 周波数計(測定用) 21 イベント・チャネル10 37 シリアル通信7(コア)
6 周波数計(参照用) 22 イベント・チャネル11 38 制御向きタイマ4
7 シリアル通信0(コア) 23 シリアル通信2(コア) 39 汎用タイマ6,7
8 シリアル通信1(コア) 24 シリアル通信3(コア) 40 AD変換0
9 汎用タイマ0,1 25 制御向きタイマ0,1 41 AD変換1
10 USB 26 汎用タイマ2,3 42 DA変換
11 イベント・チャネル0 27 CAN0 43 I2S
12 イベント・チャネル1 28 CAN1 44 I2S
13 イベント・チャネル2 29 制御向きタイマ2,3 45 SDカード制御0
14 イベント・チャネル3 30 汎用タイマ4,5 46 SDカード制御1
15 イベント・チャネル4 31 位置デコーダ 47 CM4トレース
＊：DPLL, SDカード制御, シリアル通信で補助的に使用。シリアル通信の低速用は、Ｉ２Ｃの特定機能で使用（例えばSMBusタイミング）。

■レジスタ・アクセスの同期化処理
　周辺回路の一部のレジスタは、CPUバスからアクセスする場合に同期化処理が必要になります（CPUバスと周辺クロックの違いにより）。
　（１）書き込み時
　　　各周辺レジスタの中でレジスタのPropertyにWrite-Syncronizedと書かれているものは、
　　同期待ち（Synchronization Busy）レジスタの対応フラグが1の間は「書き換え中」なのでアクセスしてはいけません。
　　　例えば、SERCOM USARTのCTRLBレジスタの中にRXEN(受信許可)、TXEN(送信許可)のビットがありますが、
　　これをビット・アクセスで連続して書き換えるのはNGです。一般的には、ビットアクセスではなく、ワードアクセスでRXEN,TXENを同時に書き換えればよいのですが、
　　何かの事情でどうしても1ビットづつ書き換えたい場合は、ビジーフラグが0になってから次のアクセスします。
　　　　　例（この例は例外だが、他のレジスタでは必要になる場合があるかも）：
　　　　　　　　SERCOM1->USART.CTRLB.bit.RXEN = 1;
　　　　　　　　while (SERCOM1->USART.SYNCBUSY.bit.CTRLB);
　　　　　　　　SERCOM1->USART.CTRLB.bit.TXEN = 1;

　（２）読み出し時
　　　レジスタのPropertyにRead-Synchronizedと書かれているものは、このレジスタの読み出しに先だって「読み出し要求(作法は周辺回路による)」を行って、
　　同期待ち（Synchronization Busy）レジスタの対応フラグが0に戻ってから読み出しを行います。
　　　　　例（カウンタ値の読み出し）：
　　　　　　　　TC0->COUNT16.CTRLBSET.bit.CMD = 4;　　//カウント値の読み出し要求.
　　　　　　　　while (TC0->COUNT16.SYNCBUSY.bit.COUNT);
　　　　　　　　(格納先) = TC0->COUNT16.COUNT.reg;
　
【フラッシュ(SAMD5x, E5x)　2020/10/10 追加】
　SAMD5x/SAME5xは、リセット解除後のフラッシュのリードウエイト数は自動的に決定されます(NVMCRTL.CTRLA.AUTOWSの初期値1)。
　手動でリードウエイト数を設定する場合は、NVMCRTL.CTRLA.RWSにウエイト数を設定し、その後でNVMCRTL.CTRLA.AUTOWSを0にします。
　ウエイト数に対する最大動作速度[MHz]を下表に示します。通常品の場合です（品名に-EFPが付くものは下記より遅くなります）。
デバイス (電圧) wait0 wait1 wait2 wait3 wait4 wait5
2.7V超 24 51 77 101 119 120
2.7V以下 22 44 67 89 111 120

　耐久性は、書き込み回数 10,000回(min)、10,000回書き込み後の保持年数は20年(min)です(Ta=85℃)。
　書込／消去の速度は、ページ書込3ms(max)、ブロック消去200ms(max)、チップ消去は6.4s(typ)、25s(max)です。
　
【メモリマップ(SAMD5x, E5x)　2020/10/10 追加】
■リトル・エンディアン
■メモリ・マップ（コア機能以外も含む）
アドレス範囲 区分 アドレス 用途 D51 E51 E53 E54
0〜  コード領域
(内蔵Flash等)		 0〜 ベクタ･テーブル(詳細次表)、プログラム・コード ○ ○ ○ ○
0x0080 0080〜
0x0080 0085		 ADC,USB調整データ
使用時は必ず読取って設定のこと(DS 9.5参照)		 ○ ○ ○ ○
0x0080 0100〜
0x0080 010F		 温度補正データ
使用時は必ず読取って設定のこと(DS 9.5参照)		 ○ ○ ○ ○
0x0080 4000〜
0x0080 401F		 パワーオン時自動反映(DS 9.4参照) ○ ○ ○ ○
0x0080 61FC,
0x0080 6010〜		 シリアル番号(128bit) (DS 9.6参照) ○ ○ ○ ○
ブート領域 (DS 25.6.2-53参照) ○ ○ ○ ○
SmartEEPROM領域 (DS 5.6.2-6参照) ○ ○ ○ ○
0x0300 0000〜 CMCC(キャッシュ・コントローラ) ○ ○ ○ ○
0x0400 0000〜 QSPI(直接コード実行可能) ○ ○ ○ ○
0x2000 0000〜 内蔵RAM 0x2000 0000〜 内蔵RAM ○ ○ ○ ○
0x4000 0000〜 周辺ブリッジA 0x4000 0000〜 PAC, PM, MCLK, RSTC ○ ○ ○ ○
0x4000 1000〜 OSCCTRL, OSC32KCTRL, SUPC, GCLK ○ ○ ○ ○
0x4000 2000〜 WDT, RTC, EIC, FREQM ○ ○ ○ ○
0x4000 3000〜 SERCOM0, SERCOM1, TC0, TC1 ○ ○ ○ ○
0x4100 0000〜  周辺ブリッジB  0x4100 0000〜 USB, DSU, NVMCTRL, CMCC, PORT, DMAC, EVSYS ○ ○ ○ ○
0x4101 0000〜 SERCOM2, SERCOM3, TCC0, TCC1, TC2, TC3 ○ ○ ○ ○
0x4102 0000〜 RAMECC ○ ○ ○ ○
0x4200 0000〜 周辺ブリッジC 0x4200 0000〜 CAN0, CAN1 − ○ − ○
0x4200 0800〜 GMAC − − ○ ○
0x4200 0C00〜 TCC2, TCC3, TC4, TC5, PDEC, AES, TRNG, ICM ○ ○ ○ ○
0x4200 3000〜 PUKCC, QSPI, CCL ○ ○ ○ ○
0x4300 0000〜  周辺ブリッジD  0x4300 0000〜 SERCOM4〜SERCOM7, TCC4, TC6, TC7, ADC0 ○ ○ ○ ○
0x4300 2000〜 ADC1, DAC, I2S, PCC ○ ○ ○ ○
0xE000 0000〜 コア内機能 0xE000 0000〜 システム制御、システム・タイマ、多重割込み制御
(32bitアクセスのみ可能)		 ○ ○ ○ ○

■ベクター・テーブル
テーブル先頭からの
オフセット(ワード単位)		 内容
0 リセット時のスタック･ポインタのロード値
1 リセット
2 NMI
3 ハード不良検出
4 メモリ管理不正
5 バス不正
6 使用方法不正
7-10 予約
11 SVCall
12 デバッグ・モニタ
13 予約
14 PendSV
15 システム・タイマ
16 多重割込み(NVIC)0　以下詳細は「多重割込制御」参照
17 多重割込み1
： ：
152 多重割込み136
割込みには、12クロックかかるようです。ハードウエアでスタックへ自動退避されるのは戻りアドレス、ステータス・レジスタの他に６本(R0〜R3,R12,R14(リンクレジスタ))あります。

　
【多重割込制御 NVIC(SAMD5x, E5x）　2020/10/10 追加】
■SAMD5x/SAME5xには137要因の割込み入力があります。
■制御レジスタ(32bitアクセスのみ可)は合計55本あります。NVIC_ISER〜NVIC_ICPRはレジスタ[0]のbit0〜bit31が割込み要因0〜31、レジスタ[1]のbit0〜が割込み要因32〜に対応しています。
アドレス 名称 内容 初期値 詳細
0xE000 E100〜
(5ワード)		 NVIC_ISER0〜
NVIC_ISER4		 割込み許可 0 リード：割込み許可状態を読み取れます。
ライト：1を立てたbitに対応した割込みを許可します。0のbitは許可/禁止状態を変更しません。
0xE000 E180〜
(5ワード)		 NVIC_ICER0〜
NVIC_ICER4		 割込み禁止 0 ライト：1を立てたbitに対応した割込みを禁止します。0のbitは許可/禁止状態を変更しません。
0xE000 E200〜
(5ワード)		 NVIC_ISPR0〜
NVIC_ISPR4		 割込み発生 0 リード：割込み発生状態を読み取れます。
ライト：1を立てたbitに対応した割込みを強制的に発生します。0のbitは影響しません。
0xE000 E280〜
(5ワード)		 NVIC_ICPR0〜
NVIC_ICPR4		 割込みクリア 0 ライト：1を立てたbitに対応した割込みをクリアします。0のbitは影響しません。
0xE000 E400〜
（35ワード）		 NVIC_IPR0〜
NVIC_IPR11		 優先順序設定 0 割込み要因に対応して1バイト毎に割込みの優先順序を設定します(上位3bitのみ有効)。
アクセスは1ワード単位なので、bit7-5, bit15-13, bit23-21, bit31-29を設定することになります。
設定値000が高優先、111が低優先です。

■割込みソース対応
番号 割込みソース 番号 割込みソース 番号 割込みソース 番号 割込みソース 番号 割込みソース 番号 割込みソース
0 PM 23 EIC-EXTINT11 46 SERCOM0-0 69 SERCOM5-3〜7 92 TCC1-下記以外 115 PDEC-下記以外
1 MCLK 24 EIC-EXTINT12 47 SERCOM0-1 70 SERCOM6-0 93 TCC1-MC0 116 PDEC-MC0
2 OSCCTRL-XOSC0系 25 EIC-EXTINT13 48 SERCOM0-2 71 SERCOM6-1 94 TCC1-MC1 117 PDEC-MC1
3 OSCCTRL-XOSC1系 26 EIC-EXTINT14 49 SERCOM0-3〜7 72 SERCOM6-2 95 TCC1-MC2 118 ADC0-下記以外
4 OSCCTRL-DFLL系 27 EIC-EXTINT15 50 SERCOM1-0 73 SERCOM6-3〜7 96 TCC1-MC3 119 ADC0-RESRDY
5 OSCCTRL-DPLL0系 28 FREQM 51 SERCOM1-1 74 SERCOM7-0 97 TCC2-下記以外 120 ADC1-下記以外
6 OSCCTRL-DPLL1系 29 NVMCTRL-0〜7 52 SERCOM1-2 75 SERCOM7-1 98 TCC2-MC0 121 ADC2-RESRDY
7 OSC32KCTRL 30 NVMCTRL-8〜10 53 SERCOM1-3〜7 76 SERCOM7-2 99 TCC2-MC1 122 AC
8 SUPC-下記以外 31 DMA-0ch 54 SERCOM2-0 77 SERCOM7-3〜7 100 TCC2-MC2 123 DAC-下記以外
9 SUPC-BOD33DET 32 DMA-1ch 55 SERCOM2-1 78 CAN0 101 TCC3-下記以外 124 DAC-EMPTY0
10 WDT 33 DMA-2ch 56 SERCOM2-2 79 CAN1 102 TCC3-MC0 125 DAC-EMPTY1
11 RTC 34 DMA-3ch 57 SERCOM2-3〜7 80 USB-下記以外 103 TCC3-MC1 126 DAC-RESRDY0
12 EIC-EXTINT0 35 DMA-4〜31ch 58 SERCOM3-0 81 USB-SOF HSOF 104 TCC4-下記以外 127 DAC-RESRDY1
13 EIC-EXTINT1 36 EVSYS-0 59 SERCOM3-1 82 USB-TRCPT0 105 TCC4-MC0 128 I2S
14 EIC-EXTINT2 37 EVSYS-1 60 SERCOM3-2 83 USB-TRCPT1 106 TCC4-MC1 129 PCC
15 EIC-EXTINT3 38 EVSYS-2 61 SERCOM3-3〜7 84 GMAC 107 TC0 130 AES
16 EIC-EXTINT4 39 EVSYS-3 62 SERCOM4-0 85 TCC0-下記以外 108 TC1 131 TRNG
17 EIC-EXTINT5 40 EVSYS-4〜11 63 SERCOM4-1 86 TCC0-MC0 109 TC2 132 ICM
18 EIC-EXTINT6 41 PAC 64 SERCOM4-2 87 TCC0-MC1 110 TC3 133 PUKCC
19 EIC-EXTINT7 42 − 65 SERCOM4-3〜7 88 TCC0-MC2 111 TC4 134 QSPI
20 EIC-EXTINT8 43 − 66 SERCOM5-0 89 TCC0-MC3 112 TC5 135 SDHC0
21 EIC-EXTINT9 44 − 67 SERCOM5-1 90 TCC0-MC4 113 TC6 136 SDHC1
22 EIC-EXTINT10 45 RAMECC 68 SERCOM5-2 91 TCC0-MC5 114 TC7

■割込み優先制御
　・同時に複数の割込み要求が発生した場合、割込み優先順序レジスタの設定値が小さい方を優先します。
　　優先順序レジスタの設定値が同じ場合は、ベクタ番号の若い方を優先します。
　・初期状態では、どの優先度の割込みも受付可能です。
　・多重割込み（ある割込みを受付けている中で他の割込みを許可）の場合、新たな割込みの優先順序レジスタの設定値が現在の割込みの値より小さい場合に受付可能です。